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据路透社报道，英特尔公司的研究团队周六对外公布了多项新技术，据称可以在未来十年帮助英特尔芯片不断缩小尺寸、提升性能，其中的一些技术准备将不同芯片进行堆叠处理。英特尔的研究组件小组在旧金山举行的一次国际会议上以论文形式介绍了这部分技术。近年来英特尔在先进制程方面输给了台积电和三星电子等竞争对手，它正努力重新赢得芯片制造领域的领导者地位。此前，帕特 基辛格（Pat Gelsinger）担任英特尔信任首席执行官之后，推出一系列在2025年重新赢得优势地位的商业发展规划，而周六公布的技术细节让我们了解英特尔将如何在 2025年之后展开竞争。英特尔在三维方向上堆叠“小芯片”（或“芯片瓦”），从而在单位体积内整合更强大的晶体管和计算能力。该公司展示的技术显示，可以在相互叠加的小芯片上实现十倍于传统数量的通信连接管道，这也意味着未来小芯片一个叠加在另外一个“身上”的空间很广阔。周六展示的进展是一篇研究论文，展示了一种将晶体管（通过表示数字逻辑的 1 和 0 构成芯片最基本构建块的微型开关）相互叠加的方法。英特尔认为，该技术将使其可以装入芯片上给定区域的晶体管数量增加30%至50%，而增加晶体管的数量是过去50年来芯片性能变得更加强大的主要原因。英特尔“组件研究集团”总监兼高级工程师保罗 费舍尔（Paul Fischer）表示，通过把半导体零组件一个堆叠在另外一个身上，英特尔技术团队可节省芯片空间，“我们正减少芯片内部连接通道的长度，从而节省能耗，这样不仅提高芯片成本效益，更能增强芯片性能。”据报道，